Difference between revisions of "FPGA"
From Teknologisk videncenter
| Line 24: | Line 24: | ||
**[[Media:Fiiter_settings_all_path.jpg|Billede af settings(Loads JPG file)]] | **[[Media:Fiiter_settings_all_path.jpg|Billede af settings(Loads JPG file)]] | ||
| − | *<pre>Installation af driver til | + | *<pre>'''Installation af driver til Evalueringsboards'''. |
| + | Har du Windows7 bliver Eval boardet først registeret når driveren er installeret: | ||
| + | Vælg denne sti: [[C:\altera\91\quartus\drivers\usb-blaster]]</pre>Eller hente driver fra Altera's hjemmeside samt instruktion: http://www.altera.com/support/software/drivers/dri-index.html | ||
*[[Media:Clk_divider.zip|Clk_divider fra 27MHz til 100Hz]] (Loads ZIP file) | *[[Media:Clk_divider.zip|Clk_divider fra 27MHz til 100Hz]] (Loads ZIP file) | ||
Revision as of 11:40, 13 February 2011
- Installations vejledninger
- QuartusII 10.1 installationsvejledning (Loads PDF file)
- Teori
- Hurtig guide til at have liggende ved siden at PC'en!!
- QuartusII Quickguide (Loads PDF file)
- Viser hvordan man starter et projekt op i QuartusII 10.1
- QuartusII 10.1 opstart (Loads PDF file)
- Viser hvordan et Schematicprojekt startes op i v 9.1!!
- QuartusII Schematic projekt start (Loads PDF file)
- Viser hvordan et Schematic projekt startes op i v 9.1!!
- Viser hvordan et VHDL projekt startes op i v 9.1!!
- Quartus VHDL projekt start (Loads PDF file)
- Viser hvordan et Schematic og VHDL projekt startes op i v 9.1!!
- Schamtic & VHDL (Loads PDF file)
- Powerpoint om VHDL
- VHDL (Loads PDF file)
- Powerpoint om Quartus og FPGA
- QuartusII (Loads PDF file)
- Hints
- Husk at sætte "Timing-driven compilation" til "All Paths"
- Billede af settings(Loads JPG file)
'''Installation af driver til Evalueringsboards'''.
Har du Windows7 bliver Eval boardet først registeret når driveren er installeret:
Vælg denne sti: [[C:\altera\91\quartus\drivers\usb-blaster]]Eller hente driver fra Altera's hjemmeside samt instruktion: http://www.altera.com/support/software/drivers/dri-index.html- Clk_divider fra 27MHz til 100Hz (Loads ZIP file)
- Tidsmåler!! uden logik og med 100Hz clk (Loads ZIP file)
- Digital logik (Loads ZIP file)
- Opgaver 1
- FPGA øvelser (Loads PDF file)
- Opgave 2
Fremstil en tidsmåler der kan måle med 1/100 sekund nøjagtighed.
Max tællertid 79,99 sekunder (reset tæller og tæl videre)
Start og stop styres af en trykknap på DE1 board
Husk: • Tænk opgaven igennem
N.B. Tidsmåler uden logik og Clk divider findes under Hints!!!
Linkene her under kan der købes eval bords!!!